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MATLAB® & Simulink® -- 工業4.0/物聯網技術論壇 產業導向之FPGA與SoC系統開發與驗證技術
加速智能化工廠影像視覺與控制效率之大趨勢

時間地點

台南場
  • 2018年5月29日 (二)
  • 13:30~16:40
  • 13:00開始報到
  • 國立成功大學
  • 光復校區 國際會議廳第二演講室
    • 地圖與交通
新竹場
  • 2018年5月30日(三)
  • 13:30~16:40
  • 13:00開始報到
  • 國立交通大學
  • 電子資訊研究大樓 國際會議廳
    • 地圖與交通

簡介

邁向萬物相連的物聯網世界，再加上虛擬實境、人工智慧等蓬勃發展，產業對於雲端計算、大量數據及高速運算有極大的需求，使得具有開發週期短、低耗、高效運算及可編程靈活彈性等優勢的FPGA基礎技術，在物聯網、智能化工廠及人工智慧的技術應用中廣泛受到矚目。

然而FPGA設計也有一定的技術挑戰，除了晶片架構、應用多樣複雜和效率外，還有HDL編譯、再燒錄至FPGA等等。隨著系統晶片(SoC)設計的體積與複雜度持續升高，佔整個SoC研發至少70%以上的驗證作業更是重要，這時就需要高效率的、能夠加速FPGA設計實現與降低驗證成本的方法。

MATLAB 及Simulink之模型化基礎設計流程，能提供設計者於異質的嵌入式目標硬體如MPSoC上進行演算法之快速原型化及硬體實現，這種系統層級設計的取向，除了讓設計者能進行設計架構探索及設計區分，以及軟、硬體開發流程之間的協同設計外；透過此工作流程所提供的功能性驗證功能，也能大幅提升設計覆蓋及測試範例產生的品質，並減少許多開發時間及耗費的資源。能協助您在AI智能及工業4.0物聯網的時代脫穎而出！

本研討會將探討
  • 如何將MATLAB及Simulink的演算法自動生成可合成的RTL程式碼，直接實現在FPGA, ASIC或一些可程式化的SoC之上。
  • 介紹硬體/軟體協同設計工作流程，結合了系統層級設計與自動程式碼產生以及模擬
  • 如何透過FPGA迴圈(FPGA-in-the-loop)測試，使用協同模擬與晶片診斷進行RTL驗證

適用產業及應用

  1. 工業智能化、馬達控制與終端控制開發
  2. 安全監控應用
  3. 機器視覺應用
  4. 產品及車牌辨識
  5. 物聯網感測器融合相關設計
  6. 國防及車用等專業設備控制（雷達、汽車電子、路由器）
Agenda
  • Time
  • Topic
  • Speaker
  • 13:00 – 13:30
  • 報到
  • 15:00 – 15:20
  • 休息時間
  • 16:30 – 16:40
  • Q & A

演講摘要

從Simulink產生高效能的RTL程式碼

我們將於本段演講說明在FPGA/ASIC/可編程SoC上實現Simulink演算法的工作流程方針。我們將探討模型化基礎設計(Model-Based Design)，展示如何利用這種設計方法來加速你的系統開發過程。演講者將以模型化基礎設計的方法來進行硬體上的應用開發。演講中並將利用範例來展示從Simulink產生HDL程式碼的重點特色與好處，包含：

  • 可讀、可攜帶的RTL程式碼
  • 資源與效能評估
  • 可針對產生出來的程式碼進行追蹤
  • 設計空間探索的選項(速度和範圍)

影像處理演算法的建模及快速原型化

要在FPGA上影片處理演算法往往需面臨幾項挑戰，包含建立畫素流演算法、以畫面為基礎的測試台、影片畫面格式轉換等等。MathWorks公司推出的影像視覺電路設計工具箱(Vision HDL Toolbox)即提供了畫素流演算法、支援多種介面類型、畫面尺寸、圖框率組合的設計架構，包含高解析度(1080p)的影片。

在本段演講，我們將展示如何快速地建立一個畫素流影片處理演算法、並透過以畫面為基礎的參考模型來進行驗證、產生可讀且可合成的RTL程式碼。

馬達控制演算法之建模與快速原型化

許多設計師採用SoC FPGA裝置來將處理器與FPGA功能整合進一個單一的裝置，以降低系統電力成本及縮小板子尺寸。在SoCs上實現演算法的複雜性卻帶給演算法開發人員、軟體開發人員與硬體設計師不同的挑戰。 在本段演講，我們將展示如何完成下列工作：

  • 透過馬達控制系統的建模與模擬，在於硬體上進行測試之前先對控制器的設計做評估。
  • 產生程式碼，將控制演算法編程入Zynq裝置。
  • 利用一個新的MathWorks IP核心產生的工作流程，快速地建立可在FPGA架構實現高速I/O處理與離線處理需要大量數學運算任務的IP核心。

驗證及除錯：協同模擬與晶片資料擷取(FPGA-in-the-loop)

在FPGA進行設計的原型化有助於高速處理真實世界的輸入資料，但是由於內部訊號缺少能見度，難以在發生問題時進行除錯。

在本段演講，我們將展示如何利用HDL設計驗證工具(HDL Verifier)，自動地將HDL程式碼實現在與MATLAB或Simulink測試環境連結的FPGA板子上，於硬體進行高保真的協同模擬，如此可讓FPGA-in-the-loop(FIL)驗證更為流暢。我們也將展示FPGA資料捕捉的功能，該功能可讓你在FPGA定義訊號以進行探測，以及自動地產生將FPGA板與MATLAB或Simulink連結以進行訊號分析的必要元件。

講者介紹
John Zhao, MathWorks

John現任MathWorks公司產品市場部的經理，負責訊號處理，通訊和HDL代碼轉碼與驗證的產品。在此之前，他是HDL Coder產品的主要設計開發工程師，並擔任HDL Coder開發團隊的經理。 John擁有北京清華大學的電子工程碩士學位 和美國巴布森大學的商業管理碩士學位

Jerry Tung, 鈦思科技

Jerry Tung 童元鍼為鈦思科技工程部經理，於控制及數位訊號處理等應用領域的嵌入式 / PC-Based 系統研發有十分豐富的經驗。在加入鈦思科技之前，曾服務於工業技術研究院的動力機械控制部門，除擔任研究員一職並同時參與摩托車引擎控制器研發的專案研究。

報名方式與報名注意事項

  • 報名截止時間: 5 月25日(星期五) 23:59前，席位有限，請儘早報名。
  • 鈦思科技保留報名資格審查的權利，完成報名手續後，收到主辦單位寄發之「報名成功確認函」，才代表報名成功。
  • 活動額滿時，提供正式完整資料者將享有優先報名的權利，報名成功與否，將以 E-mail 方式寄發報名確認函，不另以電話通知。請確實提供有效信箱，以接收活動重要訊息。(請盡量不要提供免費的email帳號，或請將鈦思科技網域設定為白名單)
  • 活動前一天下午將以簡訊及E-mail發送報到編號，請務必提供手機號碼，活動當天請攜帶名片2張，加速報到流程。

報名方式

本研討會已圓滿完成！