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FPGA設計、實現和驗證

使用MathWorks產品，不僅讓您可以從模型自動生成HDL程式碼，加速演算法在FPGA上實現的速度；還可以整合手寫的HDL程式碼，與你的HDL模擬器進行協同模擬。

建模、模擬演算法並實現於FPGA上
針對FPGA應用設計的演算法需要建立定點特性的精確模型，因這些定點特性會影響功能性能。您可以在MATLAB和Simulink建好浮點演算法規格，然後將它們轉換為位元真的定點資料類型，該類型可高達128位字長模擬。之後，透過模型層級以定點闡述你的設計，能讓您深入地探索典型之定點與FPGA設計間的各種取捨。

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生成可合成的HDL程式碼
透過MathWorks工具，您可以從模型自動生成客製化的VHDL和Verilog程式碼，可被合成並實現於FPGA或ASIC上。只要透過更新模型，並重新生成程式碼，您就可以快速修改程式碼。 而這些生成的程式碼立即就能轉給下游的第三方工具，進行合成和佈線，隨後下載並在FPGA中進行實現。

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HDL驗證自動化
透過與第三方HDL模擬器進行協同模擬，可以自動化地對手寫或自動生成HDL程式碼進行自動驗證 －透過重覆使用模型做為測試平台(test benches)，就能協助您快速地對照原先演算法規格進行HDL設計驗證，這種方法可避免需要手動轉換測試向量的過程，並讓你開發流程的早期就能找出設計錯誤。

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Vodafone "有些設計錯誤是非常困難的、甚至是不可能透過手動或常態的測試來識別。可是，Polyspace使我們能夠快速找到這些潛在的嚴重錯誤，並提供了一個無與倫比的軟體可靠性來驗證。" 閱讀案例