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HDL Verifier™ (HDL設計驗證工具) 舊名為:EDA模擬器連結工具(EDA Simulator Link)

Introduction
HDL設計驗證工具可將使用HDL模擬器以及FPGA硬體迴圈驗證的Verilog以及VHDL設計的驗證工作自動化。本產品提供MATLAB® 及Simulink®與Cadence公司的Incisive、Mentor Graphics公司的ModelSim以及Questa HDL模擬器連接介面,提供協同模擬(co-simulation)的功能。它也支援Xilinx以及Altera FPGA板子的硬體迴圈驗證功能。

HDL Verifier可讓MATLAB及Simulink的使用者自動驗證他們的HDL程式碼並分析其響應,這可免除手動編寫HDL程式碼,或者是自行開發FPGA和ASIC設計的試驗設計(test bench)

本工具箱使用需搭配MATLAB

Key Features

  • 可以讓MATLAB或Simulink與Cadence Incisive, Mentor ModelSim以及Questa等HDL模擬器在不同的平台上進行跨平台的協同模擬
  • 支援Xilinx以及Altera FPGA板子的FPGA硬體迴圈驗證
  • MATLAB或Simulink完全支援VHDL、Verilog和混合語言的協同模擬
  • 支援MATLAB函數及Simulink模塊組
  • 可產生與IEEE® 1666 SystemC TLM 2.0相容的交換等級的模型
    測試平台功能讓使用者可用MATLAB程式碼或Simulink模型刺激HDL程式碼和檢查其反應
  • 支援互動式或批次模式的協同模擬,可進行除錯、測試與驗證HDL程式碼
  • 提供單一機器、多台機器和使用記憶體分享或TCP/IP-socket通訊模式的電腦網路架構下之協同模擬
  • 含MATLAB針對FPGA迴圈(FPGA-in-the-loop)的系統元件,以及支援客製化的APIs板子
  • 2013a版本後,可從MATLAB產生HDL 測試平台
  • 2014b新增支援Xilinx Vivado的 FPGA 迴圈(FPGA-in-the-Loop)模擬
  • 2016a新增PCIe FPGA-in-the-loop(FIL)功能,用於透過 PCI Express® 介面模擬 Xilinx® KC705/VC707 和 Altera®Cyclone® V GT/Stratix V DSP 開發板上的演算法