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Simulink Design Verifier, Simulink設計驗證工具

Introduction
Simulink設計驗證工具可針對使用者的Simulink和Stateflow模型產生測試,符合模型覆蓋率和使用者自訂目標的要求,提供模型屬性和產生反例。Simulink設計驗證工具支援的模型覆蓋率目標包括:決策、條件、變更條件/決策覆蓋度 (MC/DC)等。使用設計驗證模塊,使用者可以直接在Simulink和Stateflow模型中定義測試的目標;而利用屬性驗證功能,可以發現在模擬中較難揭露的設計缺失、遺漏的需求、多餘的狀態和問題。

本工具箱使用需搭配MATLAB、Simulink、Simulink Verification and Validation。

Key Features

  • 產生Simulink和Stateflow模型的測試 檢測出模型中不能到達的設計部分
  • 檢驗模型的特性及產生反例
  • 提供定義屬性的模塊
  • 可產生測試及屬性檢驗分析報告
  • 2013a版本後,提供矩陣是否超出範圍(out-of-bounds)的檢查功能
  • 2013b版本,新增需求連結(requirements linking)和MATLAB程式碼的可追溯性等功能。
  • 2015a版本,新增模型分割功能用於簡化和分割複雜模型,能夠方便除錯和分析
  • 2015b新增C 程式碼 S 函式分析和Model Advisor執行階段錯誤(run-time error)的檢查功能。
  • 2016a自動產生對 C 程式碼 的S-function之測試案例

2018b加入 :

  • 支援函式模型匯出:透過自動建立可調用模型函式的排程器,分析和產生模型的測試案例。
  • 自訂程式碼和 C/C++的支援:針對手寫的C/C++程式碼,可以進行測試案例產生、設計錯誤檢測等形式驗証。