HDL Verifier. HDL設計驗證工具

Key Features

可以讓MATLAB或Simulink與Cadence Incisive, Mentor ModelSim以及Questa等HDL模擬器在不同的平台上進行跨平台的協同模擬
支援Xilinx以及Altera FPGA板子的FPGA硬體迴圈驗證
MATLAB或Simulink完全支援VHDL、Verilog和混合語言的協同模擬
支援MATLAB函數及Simulink模塊組
可產生與IEEE® 1666 SystemC TLM 2.0相容的交換等級的模型
試平台功能讓使用者可用MATLAB程式碼或Simulink模型刺激HDL程式碼和檢查其反應
支援互動式或批次模式的協同模擬，可進行除錯、測試與驗證HDL程式碼
提供單一機器、多台機器和使用記憶體分享或TCP/IP-socket通訊模式的電腦網路架構下之協同模擬
含MATLAB針對FPGA迴圈(FPGA-in-the-loop)的系統元件，以及支援客製化的APIs板子
2022a :
使用 Vivado 模擬器與 Simulink 或 MATLAB 測試平台進行 HDL 設計協同模擬
使用硬體緩衝來提高 FPGA-in-the-loop模擬效能
2019b :
支援通用驗證方法學(UVM)：從 Simulink 模型自動產生 UVM 元件，以在驗證環境中使用。
擷取FPGA 資料：在定義觸發器時使用比較運算子，以便更彈性地採集訊號資料。
2017a :
支援在MATLAB 或 Simulink 中，探測和擷取FPGA內部信號進行分析。
2016a :
新增PCIe FPGA-in-the-loop(FIL)功能，用於透過 PCI Express® 介面模擬 Xilinx® KC705/VC707 和 Altera® Cyclone® V GT/Stratix V DSP 開發板上的演算法
2014b :
新增支援Xilinx Vivado的 FPGA 迴圈(FPGA-in-the-Loop)模擬
2013a :
可從MATLAB產生HDL 測試平台

HDL Verifier^™, HDL設計驗證工具原EDA模擬器連結工具(EDA Simulator Link)

Introduction

Key Features

2022a :

2019b :

2017a :

2016a :

2014b :

2013a :

HDL Verifier™, HDL設計驗證工具原EDA模擬器連結工具(EDA Simulator Link)

Introduction

Key Features

2022a :

2019b :

2017a :

2016a :

2014b :

2013a :

HDL Verifier^™, HDL設計驗證工具原EDA模擬器連結工具(EDA Simulator Link)