積體電路(Integrated Circuit，IC)設計工程師使用MATLAB與Simulink來強化並改善積體電路開發過程之中的設計、驗證、原型化等工作任務。
透過MATLAB與Simulink，你可以：
你可以使用MATLAB來分析宏觀系統架構，比如決定要使用二階還是三階sigma-delta調變器，選擇鎖項迴路(PLL)的最佳形式。當整合與先進的流程節點增加了類比-數位之間相互的複雜程度，你可能會在系統建模、驗證、雜訊分析等情況遭受挑戰。MATLAB與Simulink可幫助你建立類比電路、數位控制器、FSMs、DSP等元件的綜合模型，建置早期的what-if分析與驗證。你還可以在EDA流程重複使用這些模型，推動設計流程的左移。Mixed-Signal Blockset等產品為設計空間探索、PLLs的靜態分析提供支援，幫助你找出最佳的設計起始點。SerDes Toolbox等產品則可以幫助你進行SerDes系統的建模、分析與模擬，並且自動產生雙PAMn IBIS-AMI模型。
MATLAB與Simulink產品可幫助你分析並優化混合訊號IC設計。你可以從Cadence® Virtuoso® ADE Explorer and Assembler匯入大量模擬結果，搭配MATLAB工具進行分析，找出資料趨勢，產生報告，以及進行設計的最佳化。SerDes Designer app可透過統計分析及探索等化器配置來強化通道表現，幫助設計有線通訊連結。你可以對多個參數執行實驗、取得設計量測值，以及將DDR5、PCIe、PAM等高速連結的波形視覺化呈現。你還可以直接透過MATLAB程式指令將模擬自動化、分析資料，並且建立視覺化結果。
透過從MATLAB函式、Simulink模型與Stateflow圖表產生的可攜、可合成的Verilog®、SystemVerilog與VHDL®程式碼，你可以執行早期RTL分析和優化，包含功耗-效能-面積(Power-Performance-Area，PPA)的評估。伴隨著RTL程式碼在速度和空間方面的最佳化、關鍵路徑的強調、資源估計的取得，這項功能可幫助你左移設計和驗證週期。如同工作流程顧問，協助以AMD®、Intel®、和Microchip為目標的原型化，並且產生用於ASIC和FPGA工作流程的IP核心。可追溯性確保程式碼驗證能夠符合DO-254等高完整性應用的標準。
透過MATLAB與Simulink從較高的抽象程度開始，你可以開發與系統要求相符的測試平台與演算法模型。從MATLAB和Simulink產生System Verilog DPI-C模型有助於RTL驗證環境的建立，比如Universal Verification Methodology (UVM)，或適用於SPICE®模型的測試框架。這可以協助早期驗證，重複使用經由架構團隊驗證的系統層級模型。一旦設計就緒，你可以搭配MATLAB或Simulink內的測試平台及Cadence® Xcelium™、AMS, Spectre、Synopsys® VCS®、Siemens® Questa™、或AMD® Vivado®等模擬器中的設計，透過協同模擬來驗證你的演算法。這樣的方式可以有效增進生產力並縮短驗證時間。
